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ピン数を増やしたということは、データ転送の並列性が増したということなのでしょうか?大学のコンピュータ系の講義で、「最近の傾向はパラレルからシリアルだ。データ転送速度がかなり速くなってるため、パラレル+データ制御 よりもシリアル通信の方が結局速くなるから。」といった趣旨のお話を伺ったのですが、どうなのでしょう?(ハードディスクがPATAからSATAになってきたのもその流れです)
詳しい人、教えてください。
基本的にはビット列をパラレルで送る場合でも、シリアルで送る場合でも、通信路数が増えれば、単位時間に送れる情報量は増えます。
PATA→SATAの流れの背景には、ビット列をパラレルに伝送する方式を高速化しようとすると、電気的なスキューやクロストークといった信号品質問題の解決が難しくなったので、ビット列をシリアルに送る方式へ移行したというのが最近の流れです。
ビット列をシリアルに送る方式でも、伝送クロックには電気的な限界があって、無限には速度を上る事はできません。安全に通信できる上限までクロックを上げた後、それ以上の高速化を狙うなら通信路の本数を増やす必要があります。
従来のパラレル通信と、シリアル通信を束ねた場合を比較すると、伝送路がシングルエンドか差動伝送路かという違いがあります。差動伝送路ではクロストークの影響が非常に小さくなります。
またシリアル通信を束ねる方式は、各通信路はクロックが独立しているので、受信バッファ内でデータを並べ替えるなどして、スキューのつじつまを合わすことができます。
従来のパラレル通信と、シリアル通信を束ねることは、電気的に考えた時に実現する困難さの度合いが大きく異なります。(コストも含めて)単純にピン数が増えたからって「従来のパラレル通信への揺り戻しだ」とはなりません。このへんの電気的な困難さは電磁気学の知識がないとやや理解しにくいかもしれないです。
等長配線はもう古い。等長配線は、いちばん長い配線に揃える、つまり、配線が長くなってしまうという欠点がある。そこでDDR3では、等長配線をやめて最短距離で配線し、遅延時間のバラツキは補正で何とかする。
その他にも、メモリコントローラとDRAMチップ間で、様々な調整を行っている(温度によって特性が変るので、システム動作中にも再調整が行われる)。
とりあえずhttp://ja.wikipedia.org/wiki/DDR3_SDRAM%E3%81%AB%E3%81%8A%E3%81%91%E3%... [wikipedia.org]あたりを見てください。
おぉ、RambusのFlexPhaseのような技術が既にDDR3でも使われてたんだ。リード/ライトレベリングと言うんですね。何だか自分が思って以上にJEDEC系のメモリも発展していますね。
#まあSDカード程度なら等長配線の方が安上がりかと。
PCIeとかHyperTransportみたいにシリアルを束ねるんじゃない?
SDカード挿すたびに調整すんのめんどくさいでそ?
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弘法筆を選ばず、アレゲはキーボードを選ぶ -- アレゲ研究家
ピン数増=パラレル化? (スコア:1)
ピン数を増やしたということは、データ転送の並列性が増したということなのでしょうか?
大学のコンピュータ系の講義で、「最近の傾向はパラレルからシリアルだ。データ転送速度がかなり速くなってるため、パラレル+データ制御 よりもシリアル通信の方が結局速くなるから。」といった趣旨のお話を伺ったのですが、どうなのでしょう?
(ハードディスクがPATAからSATAになってきたのもその流れです)
詳しい人、教えてください。
Re:ピン数増=パラレル化? (スコア:2)
Re:ピン数増=パラレル化? (スコア:1, 興味深い)
基本的にはビット列をパラレルで送る場合でも、シリアルで送る場合でも、
通信路数が増えれば、単位時間に送れる情報量は増えます。
PATA→SATAの流れの背景には、
ビット列をパラレルに伝送する方式を高速化しようとすると、
電気的なスキューやクロストークといった信号品質問題の解決が難しくなったので、
ビット列をシリアルに送る方式へ移行したというのが最近の流れです。
ビット列をシリアルに送る方式でも、伝送クロックには電気的な限界があって、
無限には速度を上る事はできません。
安全に通信できる上限までクロックを上げた後、
それ以上の高速化を狙うなら通信路の本数を増やす必要があります。
従来のパラレル通信と、シリアル通信を束ねた場合を比較すると、
伝送路がシングルエンドか差動伝送路かという違いがあります。
差動伝送路ではクロストークの影響が非常に小さくなります。
またシリアル通信を束ねる方式は、
各通信路はクロックが独立しているので、
受信バッファ内でデータを並べ替えるなどして、
スキューのつじつまを合わすことができます。
従来のパラレル通信と、シリアル通信を束ねることは、
電気的に考えた時に実現する困難さの度合いが大きく異なります。(コストも含めて)
単純にピン数が増えたからって「従来のパラレル通信への揺り戻しだ」とはなりません。
このへんの電気的な困難さは電磁気学の知識がないとやや理解しにくいかもしれないです。
Re:ピン数増=パラレル化? (スコア:1)
Re:ピン数増=パラレル化? (スコア:1, 参考になる)
等長配線はもう古い。
等長配線は、いちばん長い配線に揃える、つまり、配線が長くなってしまうという欠点がある。
そこでDDR3では、等長配線をやめて最短距離で配線し、遅延時間のバラツキは補正で何とかする。
その他にも、メモリコントローラとDRAMチップ間で、様々な調整を行っている(温度によって特性が変るので、システム動作中にも再調整が行われる)。
とりあえず
http://ja.wikipedia.org/wiki/DDR3_SDRAM%E3%81%AB%E3%81%8A%E3%81%91%E3%... [wikipedia.org]
あたりを見てください。
Re:ピン数増=パラレル化? (スコア:1)
おぉ、RambusのFlexPhaseのような技術が既にDDR3でも使われてたんだ。リード/ライトレベリングと言うんですね。何だか自分が思って以上にJEDEC系のメモリも発展していますね。
#まあSDカード程度なら等長配線の方が安上がりかと。
Re: (スコア:0)
PCIeとかHyperTransportみたいにシリアルを束ねるんじゃない?
Re: (スコア:0)
Re: (スコア:0)
そのとうりです
>大学のコンピュータ系の講義で、「最近の傾向はパラレルからシリアルだ。データ転送速度がかなり速くなってるため、パラレル+データ制御 よりもシリアル通信の方が結局速くなるから。」といった趣旨のお話を伺ったのですが、どうなのでしょう?
その講義は少し説明不足です
正確には「(従来のシングルエンド伝送の)パラレル」よりも「低振幅・差動伝送のシリアル」の方がデータ転送速度を早くできるのです
パラレルよりもシリアルの方が早いというのは常識に反するように思われますが,単純なパラレルは伝送ライン(バス)に乗っかるスイッチング・ノイズも多いので,伝送レートが上がってくると回路的な工夫をしたシリアルの方がノイズが少なくて有利なのです
それでもスピードが足らなければ「低振幅・差動伝送シリアルを束ねたパラレル」を使うことになります
(SDカードは単純なパラレルの並列性を増やしたというだけの話のはず)
Re:ピン数増=パラレル化? (スコア:5, 参考になる)
送信部で同時に出力したデータでも、受信部では多少時間がズレて到着してしまい、
タイミングがそろってから信号を取り込まなければならない点にあります。
>それでもスピードが足らなければ「低振幅・差動伝送シリアルを束ねたパラレル」を使うことになります
で、ここで束ねてしまったら昔のパラレルと同じで、信号がそろうまで待たないとダメなんじゃ?
という疑問が出てきますよね。
たとえば、とあるデータを8本のシリアルチャネルを使って転送するとしましょう。
昔はこれを、1バイト目のビット0をチャネル0で、ビット1をチャネル1で…
として送信していたので、全ビットのタイミングをそろえる必要がありました。
しかし現在のシリアルを束ねて使う転送方法では、転送するデータの順番が異なります。
まずデータの塊を8つのブロックにわけて、ブロック1をチャネル0で、ブロック2をチャネル1で…という順番で送信します。
またチャネル0のシリアル送信順は、ブロック1の1バイト目のビット0、ビット1…というように
ブロック1の内容をシリアル伝送するわけです。
よって、各シリアルチャネルの間のそれぞれのビットの伝送タイミングがずれていても、
それぞれ独立したブロックの転送なので、まったく問題ありません。
で、最終的に8ブロックをもとのデータの塊に並べ直せば受信完了なわけです。
このように送信側で塊をブロックに分けたり、受信側でブロックを並べ直すとき、
必ずバッファメモリが必要になります。
昔はLSIの中にバッファメモリを用意するのはコストなどの面で大変でしたが、
現在は各部の要所要所で気軽?にバッファメモリを配置できるようになったので、
「シリアルを束ねて使う」という技も問題なく使えるようになったのです。
Re: (スコア:0)
Re:ピン数増=パラレル化? (スコア:1)
SDカード挿すたびに調整すんのめんどくさいでそ?
Re: (スコア:0)
Re: (スコア:0)
レガシーなパラレル通信では、信号線がコンデンサになって高周波特性が悪くなったり、同じく信号線がコンデンサになって信号線同士が混信したり、信号線長が微妙にズレて前後の信号が判別不能になったり、そういう問題があります。
特に信号線長のズレは深刻な問題ですが、これを解決するということは信号線別にタイミングを取る事になり、それはシリアル通信が束ねられている状態と何ら変わりません。
並べていくと、レガシーシリアル→レガシーパラレル→高速シリアル→高速シリアルを複数束ねて並列化(リンクアグリゲーション)となります。
ただ、今回の話の詳細が不明なので、そこまで行く話かどうかは不明です。
端子形状を高速通信向けにして新端子のみで機能を完結させる話かもしれませんし、新端子は全て高速シリアル端子で並列化専用なのかもしれません。